Q-Tech CRYSTAL時鐘終端技術和負載匹配說明
來源：http://www.sdyoujian.cn 作者：億金電子 2019年01月25
Q-Tech Corporation成立于1972年,旨在為高要求產品應用的公司提供最先進的石英晶振,SMD晶振,時鐘振蕩器和頻率控制解決方案.Q-Tech CRYSTAL公司的理念是,采用先進的振蕩器技術制造的產品,致力于質量,準時交貨和客戶服務,將為我們的客戶及其需求帶來巨大的利益.下面要給大家介紹到的是Q-Tech CRYSTAL時鐘終端技術和負載匹配說明.
由于ACMOS和低阻抗輸出的快速轉換,正確當設備用于驅動負載時,必須使用終端技術大阻抗導致阻抗不匹配.端接通常用于解決電壓反射問題實質上導致時鐘波形中的步驟以及過沖和下沖.
這種影響可能導致數據的錯誤時鐘,以及更高的EMI和系統噪聲.由于PCB走線的長度和負載,也需要端接組態.有三種終止時鐘跟蹤的通用方法,這是一個過程將器件的輸出阻抗與線路阻抗相匹配：系列終端,上拉/下拉終端,并聯AC終端
方法1：系列終止
在串聯終端中,阻尼電阻靠近時鐘源（Q-Tech晶振）放置信號. Rs的值必須滿足以下要求：
大多數Q-Tech晶體振蕩器都有一個內置串聯電阻,其典型值介于兩者之間10Ω和50Ω. 如果需要額外的電阻,則應將電阻放置為盡可能接近時鐘源.大值電阻可能會增加上升和下降時間和負載和頻率有關.
方法2：上拉/下拉終止
在上拉/下拉終止中,戴維寧相當于組合等于跡線的特征阻抗.這可能是最干凈的導致沒有反射和EMI.
戴維寧終端最常用于負載的PECL邏輯阻抗為50Ω.
方法3：并行終止
在并聯終端中,R-C組合放置在負載處的價值必須仔細選擇電容,通常小于50pF.這種終止是不推薦,因為它會降低時鐘的上升和下降時間,雖然它沒有吸收直流電流.
QT625L NCS AC00 SN 8238 80 MHZ
Agilent DSO6104A 2pf 800Mhz探頭,（總負載10pF）
1uF||0.1uF extl旁路
LVPECL和LVDS
差分晶振的LVPECL和LVDS邏輯輸出提供了優于HCMOS石英晶體振蕩器和TTL技術具有低成本,高速快速上升和下降時間,低功耗和低功耗,低抖動.LVDS差分晶振具有最低的差分擺幅和典型電壓
擺幅為350mV,典型偏移電壓為1.25V.
PCB的關鍵指南
-RF信號對噪聲非常敏感.招致的可能性必須小心對待振鈴和反射.
-阻抗匹配對RF至關重要.PCB設計師必須考慮保持線路阻抗50Ω;驅動器輸出50Ω,50Ω在傳輸過程中,50Ω進入接收器.
-必須盡量減少回損.這種損失是由信號反射引起的,或響.返回是返回電流所采用的路徑.
由傳輸線上的Q-Tech晶振阻抗不匹配產生的振鈴
-在Vcc和地之間添加去耦電容,并將它們放置在接地附近時鐘振蕩器的Vcc功率.需要去耦電容
減少可能傳輸到時鐘信號的噪聲.
-記住串擾因素.作為系統性能和板密度增加,串擾的問題以及如何處理它變成了更重要.串擾是相鄰之間的能量轉移,導體由于互感和并聯電容.
-同時保持信號走線盡可能遠.
-線與eah其他線平行的距離應保持為a最小.
-避免在軌跡上形成90°直角彎曲.盡量保持直線,除非必要的或保持45°切割痕跡.
由于ACMOS和低阻抗輸出的快速轉換,正確當設備用于驅動負載時,必須使用終端技術大阻抗導致阻抗不匹配.端接通常用于解決電壓反射問題實質上導致時鐘波形中的步驟以及過沖和下沖.
這種影響可能導致數據的錯誤時鐘,以及更高的EMI和系統噪聲.由于PCB走線的長度和負載,也需要端接組態.有三種終止時鐘跟蹤的通用方法,這是一個過程將器件的輸出阻抗與線路阻抗相匹配：系列終端,上拉/下拉終端,并聯AC終端
方法1：系列終止
在串聯終端中,阻尼電阻靠近時鐘源（Q-Tech晶振）放置信號. Rs的值必須滿足以下要求：
方法2：上拉/下拉終止
在上拉/下拉終止中,戴維寧相當于組合等于跡線的特征阻抗.這可能是最干凈的導致沒有反射和EMI.
方法3：并行終止
在并聯終端中,R-C組合放置在負載處的價值必須仔細選擇電容,通常小于50pF.這種終止是不推薦,因為它會降低時鐘的上升和下降時間,雖然它沒有吸收直流電流.
Agilent DSO6104A 2pf 800Mhz探頭,（總負載10pF）
1uF||0.1uF extl旁路
差分晶振的LVPECL和LVDS邏輯輸出提供了優于HCMOS石英晶體振蕩器和TTL技術具有低成本,高速快速上升和下降時間,低功耗和低功耗,低抖動.LVDS差分晶振具有最低的差分擺幅和典型電壓
擺幅為350mV,典型偏移電壓為1.25V.
-RF信號對噪聲非常敏感.招致的可能性必須小心對待振鈴和反射.
-阻抗匹配對RF至關重要.PCB設計師必須考慮保持線路阻抗50Ω;驅動器輸出50Ω,50Ω在傳輸過程中,50Ω進入接收器.
-必須盡量減少回損.這種損失是由信號反射引起的,或響.返回是返回電流所采用的路徑.
-在Vcc和地之間添加去耦電容,并將它們放置在接地附近時鐘振蕩器的Vcc功率.需要去耦電容
減少可能傳輸到時鐘信號的噪聲.
-記住串擾因素.作為系統性能和板密度增加,串擾的問題以及如何處理它變成了更重要.串擾是相鄰之間的能量轉移,導體由于互感和并聯電容.
-同時保持信號走線盡可能遠.
-線與eah其他線平行的距離應保持為a最小.
-避免在軌跡上形成90°直角彎曲.盡量保持直線,除非必要的或保持45°切割痕跡.
避免90°直角彎曲 使用45°角度彎曲
-差分晶振輸出LVDS或LVPECL的Q和QNOT之間的差分走線應該是長度相等以避免阻抗不匹配和不同的傳播延遲時間.
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